Физическая и логическая организация системной памяти

Основні часові характеристики SDRAM

Час доступу (T_RAS) – час, що проходить з моменту звертання до пам'яті до моменту появи даних на системній шині. Цей час практично для всіх пристроїв пам'яті на основі DRAM однаковий і лежить в межах ~50 нс, тому що їхня внутрішня архітектура в основному однакова.

Час циклу (t_RC) більш показовий параметр. Він показує, наскільки швидко можуть бути здійснені два послідовних доступи в чипі. Перший цикл зчитування приблизно однаковий у всіх сучасних типів пам'яті на основі DRAM і ~50 нс. Але реальні розходження з'являються тільки тоді, коли відбувається другий, третій, четвертий і т.д. цикли зчитування. Так, для EDO при звертанні до одного і того ж рядку цей час буде ~20 нс, а для SDRAM ~10 нс, що в 2 рази швидше (цикли 5-2-2-2 і 5-1-1-1 відповідно) [4].

Рис. 8. Основні часові характеристики DRAM

Основи функціонування SDRAM

В основі роботи SDRAM лежить робота внутрішнього ядра – запам'ятовуючої матриці динамічної оперативної пам'яті (DRAM). Матрицю DRAM можна представити як таблицю запам'ятовуючих комірок. Ці комірки складені з конденсаторів. Комірки можуть містити один чи більше «біт» даних, в залежності від конфігурації чипа. Таблиця адресується через декодери рядків і декодери стовпців, що у свою чергу керуються сигналами RAS і CAS. Щоб мінімізувати кількість розрядів адресної шини при звертанні до запам'ятовуючої комірки, використовується її мультиплексування. Наприклад, якщо шина адреси містить 11 розрядів, будуть матися 11 рядів (рядків) і 11 адрес (стовпців). Спеціальні ключі доступу з'єднані з кожним стовпцем, і через них забезпечується читання комірки інформації. Тому що комірками збереження інформації є конденсатори, що розряджаються при кожній операції читання, то ключі доступу повинні відновити загублений заряд комірки перед кінцем циклу доступу. Конденсатори комірок збереження навіть без звертання до них втрачають у плині визначеного періоду заряд, тому вони вимагають періодичного циклу регенерації, інакше дані будуть загублені. Спеціальний пристрій регенерації визначає час між циклами регенерації, а лічильник регенерації гарантує, що повна матриця (усі рядки) буде обновлена. Це означає, що деякі цикли звертання до пам'яті перериваються для циклів регенерації і має місце деяке гальмування роботи пам'яті.

Типовий доступ до пам'яті, наприклад при читанні/записі, відбувається в такий спосіб.

Мікросхеми SDRAM є пристроями з програмованими параметрами, зі своїм набором команд і внутрішньою організацією чергування банків, тому активізація пам'яті виідбувається шляхом програмування регістра режимів роботи DIMM (рис. 9).

Структура регістра керування містить 4 поля.

Рис. 9. Структура регістра керування SDRAM.

Перше поле (BL) встановлює довжину пакетного циклу,у відповідності з якою працює внутрішній лічильник адреси.

Довжина пакетного циклу читання/запису (burst length) може програмуватися на передачу 1, 2, 4, 8 елементів даних чи «повної сторінки» (full page). У свою чергу, повна сторінка визначається внутрішньою організацією DIMM (видом матриці запам'ятовуючих комірок) і звичайно дорівнює 256. При цьому цикл передачі повної сторінки може бути перерваний спеціальною командою без втрати даних.

Друге поле – поле пакетного режиму (BT) установлює порядок лічби адрес всередині пакетного циклу – послідовний чи перемежований (interleave). Їм визначається специфічний порядок зчитування адрес, використовуваний для деяких режимів роботи процесора. Наприклад, при довжині пакетного циклу, рівній 8, в зазначеному режимі порядок читання слів буде наступним: 2, 3, 0, 1, 6, 7, 4, 5.

Третє поле (CAS latency) визначає затримку даних у тактах частоти відносно моменту подачі команди читання/запису. CAS-латентність може бути запрограмована рівною 2 чи 3 в залежності від характеристик SDRAM і відповідає мінімальному часу в тактах, що потрібний внутрішній структурі SDRAM для видачі стійкого першого слова даних на шину. Наступні слова, кількість яких відповідає довжині пакета, з'являються в кожному наступному такті.

Четверте поле (Operation Mode) визначає вид операції з пам'яттю: 1) нормальну (пакетне читання/пакетний запис); 2) спеціальну (пакетне читання/одиночний (single) запис).

Регістр режимів програмується на початку роботи, перед першим звертанням (подачею будь-якої активної команди) до SDRAM, і потім перепрограмується в міру необхідності, для зміни відповідних полів. Запис у регістр здійснюється при подачі низьких рівнів RAS, CAS і WE по позитивному фронті тактового сигналу. Дані, записувані в регістр, визначаються в цей момент станом шини адреси (див. рис. 9). Після такту запису в регістр режимів обов'язково повинний включатися порожній такт (NOP) (див. рис. 11).

Рис. 10. Часові діаграми циклу читання SDRAM (2-2-2)

Після зазначених 2-х тактів ініціалізації регістра керування починається, власне, цикл звертання до пам'яті. Активізація відповідного банку SDRAM відбувається під час подачі команди ACT (Bank activate/row address entry) (див. рис. 10), тобто введення адреси рядка. Далі цей сигнал RAS переводиться в низький активний рівень і відбувається подача позитивного фронту тактового сигналу (до цього часу на шині адреси уже встановлена адреса рядка). Ключ доступу рядка відкривається, при цьому відбувається звертання до визначеного рядка матриці, а адреса рядка фіксується в спеціальному адресному буфері рядка.

Рис. 11. Порівняльні характеристики SDRAM у циклі читання при CL=2 і CL=3