Физическая и логическая организация системной памяти

Через проміжок часу t_RCD (RAS-CAS delay) подається безпосередньо команда (наприклад, читання) активізацією сигналу CAS. При установці CAS у низький рівень і подачі позитивного фронту CLK відбувається фіксація адреси стовпця матриці запам'ятовуючих комірок, що є присутнім у даний момент на шині адреси. Одночасно відкривається ключ доступу до стовпця матриці і через час t_CAC на шині даних з'являється перше слово, що може бути зчитане процесором через час t_CL, який називають CAS latency. Кожне наступне слово (їхня кількість визначається довжиною пакетного циклу) з'являється на шині даних у черговому такті. Команда деактивації банку, предзаряд (precharge) RAS подається за один такт перед видачею останнього слова даних при CAS latency = 2 чи за два такти перед видачею останнього слова даних при CAS latency = 3. Час предзаряда визначається параметром t_RP і виміряється кількістю тактів (2 чи 3) (див. мал. 3).

Описана послідовність циклів звертання до пам'яті мінімальна і здійснюється при наявності високого рівня сигналу CKE, за допомогою якого можуть бути уведені відповідні такти затримки.

Крім того, звертання до пам'яті може бути в будь-якому такті припинено введенням сигналу переривання і подачею нової команди. Поточна команда визначається комбінацією сигналу на керуючих входах RAS, CAS, WE, A11 і A10 при низькому рівні сигналу CS.

Усі вищеописані дії визначають так називаний таймінг пам'яті, що записується ланцюжком t_CL - t_RCD - t_RP і дає повну характеристику чипа SDRAM для даної тактової частоти.

Перші два значення є найважливішими і визначають латентність (затримку), що характеризує швидкодію модуля пам'яті.

Прийняте визначення латентності (затримки) – час від моменту подачі сигналу RAS до моменту, коли стає доступним перше слово на шині даних. На мал. 3 приведена діаграма роботи чипа SDRAM при виконанні операції пакетного читання, звідки видно, що латентність можна визначити як суму t_RCD + t_CL.

Складова латентності t_CL називається CAS-латентністю. t_CL – це мінімальний час, вимірюваний у тактах частоти синхронізації, що потрібно даним для їхньої стійкої появи на вихідній шині після подачі сигналу CAS. Як це було відзначено, ця величина програмується для оптимального узгодження швидкодії пам'яті з частотою системної шини. Збільшення швидкодії чипів SDRAM можливо за рахунок скорочення цього параметра, чим і викликає великий інтерес розробників чипів. На мал. 4 показано, як змінюється швидкодія чипа при CAS-латентності = 2 і при CAS-латентності = 3.

Параметр t_RCD визначається внутрішньою структурою запам'ятовуючої матриці і технологією виготовлення чипа. При тій технології, що існувала до дійсного моменту, цей час не міг бути менше 20 нс, тобто 2 періоди тактової частоти 100 Мгц. При переході до виготовлення чипів SDRAM за технологією 0,2 мкм чи 0,18 мкм цей час може бути скорочений до 15 нс, що дозволить працювати на тактовій частоті 133 МГц із t_RCD = 2.

Ще один найважливіший параметр, що визначає швидкодію чипа – це час t_AC. Цей параметр визначає здатність модуля SDRAM працювати на тій чи іншій тактовій частоті. t_AC – це час від позитивного перепаду сигналу CLK другого (CL = 2) чи третього (CL = 3) такту затримки до моменту появи стійких даних. На відміну від попередніх параметрів, він виміряється не в тактах, а в наносекундах. На рис. 11 приведена тимчасова діаграма, що дає опис параметра t_AC.

Рис. 12. Взаємозв'язок параметрів t_CLC, t_AC і t_CAC

Для модулів DIMM із СAS – латентністю CL = 2

t_CAC = t_CLC + t_AC2 ,

а для модулів з CAS-латентністю CL = 3

t_CAC = 2t_CLC + t_AC3 ,

де t_AC2, t_AC3 – час від переднього фронту (позитивного перепаду) останнього такту затримки для кожного з зазначених випадків до моменту появи стійких даних (див. мал. 5). По паспортним даним для PC100 воно не повиннео перевищувати 6 нс.

Важливий також параметр t_OH, що іноді називають часом підтримки виводу; по технічних умовах для SDRAM t_OHmin = 3_НС. На мал. 5 приведений час t_HZ, що характеризує закінчення пакетного циклу. Це час переходу шини даних у високоімпедансний стан після надходження останнього позитивного перепаду тактової частоти пакета. Для PC100 воно визначається співвідношенням:

3_HC < t_HZ < 8_HC

Дуже важливим динамічним параметром є «вікно припустимих даних» – час, протягом якого слово, що зчитується, є дійсним на шині даних. Використовуючи перераховані вище параметри, можна розрахувати tDV як

t_DV = t_CLC – t_AC2,3 + t_OH

для PC100

t_DV = 10_HC – 6_HC + 3_HC = 7_HC.

що відповідає нормальній роботі чипсета ВХ материнської плати, що вимагає мінімального значення вікна дійсних даних 6...7 нс.

Робота будь-якого типу пам'яті визначається часовими діаграмами. Так, робота SDRAM описується діаграмою 5-1-1-1. Нижче приведена таблиця часових діаграм різних видів пам'яті.

Часові діаграми роботи SDRAM

Розглянемо часові діаграми роботи різних видів динамічної оперативної пам'яті, застосовуваної в сучасних комп'ютерних системах (теоретичні передумови).

На практиці одержати такі результати неможливо.Приводимо перелік фактів, що не дозволяють на практиці досягти теоретичної межі продуктивності:

1.Продуктивність комп'ютера в першу чергу залежить від продуктивності процесора, жорсткого диска і графічної карти, а від системної пам'яті – у другу.

2.Продуктивність підсистеми пам'яті також у першу чергу визначається обсягом і швидкодією кеша, а потім вже об’ємом і швидкодією оперативної пам'яті.

3.Кожен випадок звертання до пам'яті по «непослідовних» адресах зменшує різницю в продуктивності пам'яті, тому що він вимагає не менш 5 початкових тактів звертання для будь-якого типу динамічної пам'яті.

Нижчеподана таблиця містить основні вимоги до швидкодії різних типів пам'яті.